TKT-1202 Pikapalautteet, syksy 2010

Takaisin kurssin: pääsivulle   harjoitussivulle

0 = palaute koskee luentoja
1..11 = harjoituksen numero
na = not available, arvoa ei annettu

Harkan nro Sanallinen palaute t1 [h] t2 [h] t3 [h] t4 [h] Ryhmän koko
1 hienosti futaa! aivan mahtava meininki päällänsä justiinsa nyt. 0.25 na na na 1 hlöä
1 Tehtävät mielenkiintoisia ja käytännöllisiä 0,5 1 1 0,5 1 hlöä
2 Liian työläs harjoitus(ajallisesti) siihen nähden, että kyseessä oli vaan ohjelmaan tutustuminen ja opiskelijalla on muitakin kursseja käytävänä. 0,5 2 3 2 2 hlöä
3 No huh huh... Aika päivittää tehtävänantoja. Hyödyllisempää olisi saada enemmän asteittain vaikenevia tehtäviä niin asioihin perehtyisi ja harjaantuisi. Nyt tehtävien teko on vain tuskaista vääntöä. Tehtävien laatija voisi miettiä tarkkaan ja esitellä enne tehtävänantoa seuraavat asiat:
-Taustalla oleva teorian havannollinen esitys ja kokonaisuuden sitominen laajempaan viitekehykseen.
-Oppimistavoite ja motivointi. Mitä tosielämän tilannetta tehtävä voisi koskea? Miksi riemua on osata ks. teoria ja sen soveltaminen?

Tehtävänannosta pitäisi otsallaan se miten tehtävä tukee ks. teorian soveltamisen oppimista tai teorian sisäistämistä.
Hyvä tehtävänanto on myös kiinnostava. "Vuonna 1989 Texas Instrumentin piiritoteutuksessa oli seuraavanlainen lohko..." tms.
ES: Kiitoksia palautteesta. Me kun luutliin, että just näin on tehty, pl. teollisuuden esimerkit. Idea on, että teoriat ym. taustahommat tulisivat luennoilla ja teidän pitäis pysytä valkkaamaan sieltä sopiva ratkaisumenetelmä. Oikeissa töissä en ole vielä ikinä törmännyt tilanteeseen, jossa ongelmtilanne itsessään määrittelee optimaalisen ratkaisumenetelmän. Tehtävät ei oo satunnaisia, vaan kyllä jokaisessa on hieman eri opetus. Esim. harkka 3;
  1. Vaihtoehtoinen tapa optimoida komb. logiikkaa (sanottu sivun yläreunassa).
  2. Don't care -arvojen hyödyntäminen (tätä ei kannata spoilata tehtävänannossa), ja oikeissa systeemeissä tosi usein vastaantuleva kilpailutilanne ja ratkaiseminen
  3. Viiveen muodostuminen ja ero parhaimman ja pahimman tapauksen välillä. Koskee kaikkia maailman piirejä ja RCA on mielestäni hyvä esimerkkipiiri tähän.
  4. Viiveen pienentäminen logiikkaa muokkaamalla. Tämän yhtälön vois kyllä päivittää joksikin muuksi.
Mutta ilmeisesti näitä tavoitteita voisi tuoda selvemmin teillekin näkyviin. Katsotaan mitä saahaan aikaiseksi.
1 2 2 - 1 hlöä
4 Yleensä pidän graafisista käyttöliittymistä, mutta VHDL koodin kirjoittaminen on kyllä huomattavasti sujuvampi tapa toteuttaa rautaa kuin tuo HDL-designer. (debuggaus merkitty tehtävään 2)

ES: VHDL tulee sitten seuraavalla kurssilla TKT-1212 ja sen jälkeen voikin yleensä valita itselleen sopivimman tavan (skema/HDL).

RU: Aloittelevalle suunnittelijalle laitteistonkuvauskielissä on se riski että ei välttämättä vielä osata nähdä/ymmärtää mitä kirjoitetusta VHDL:stä syntesoituu. Muutamalla harkitsemattomalla rivillä saa kuitenkin helposti aikaan täysin käsittämättömän määrän logiikkaa ja johdotusta. Näinollen digitaalisuunnittelun opettelu on parempi aloittaa jollain muulla kuin laitteistonkuvauskielellä. Itse olen sitäpaitsi sitä mieltä että tiettyihin ongelmiin logiikka (skema), totuustaulu tai pallukkakaavio on parempi (= selkeämpi, nopeampi kuvata ja helpompi debugata) kuin VHDL. Lisäksi HDL Designerin vahvuudeksi voidaan lukea push-button simulaatio, synteesi, VHDL:n koodianalyysi yms. Ai niin, ja kaiken lisäksi VHDL:n opettaminen tällä kurssilla on nykyään eksplisiittisesti kielletty ja meillä (=assarit) ei ole asiaan mitään sananvaltaa...
1 7 0,5 0,5 1 hlöä
2 Suhteellisen työläs harkka mutta ohjelmien käyttö tuli tutuksi

Ehkäpä, ehkäpä. Kannattaa huomata, että myös 3. palautteessa tätä hajroitusta pidettiin "työläänä". Aikaa kuitenkin kului aivan eri määrä: 7,5h vs. 3h. Johtopäätös: kertokaa lukuja, jos aiotte vaikuttaa insinöörien (kurssin henkilökunnan) mielipiteeseen. Henk.koht. arvioisin, että 3h on aika optimi Sen sijaan 7,5h on inansa liikaa, jos näin kävis joka viikko. Onneks paperiharkat on nopeampia. Opetusministeriön mitoitussuosituksella 5op:n kurssiin teiltä voi vaatia työskentelyä keskimäärin 5*26,7h/16vko = 8,3 h/vko. Meillä tavoite on kylläkin, että ei tässä kurssissa niin kauaa menis...
0,5 1,5 0,5 0,5 2 hlöä
3 Kolmostehtävä oli mukava ja opettavainen, mutta 2 tehtävän kanssa meni kyllä vähän liian kauan ja idea ei selvinnyt ennen harjoituksia na 2 1 na 1 hlöä
4 HDL-designer on mielestäni käyttöliittymältään todella kankea, joten tämä pitkittää jo muutenkin työläitä harjoituksia. Onneksi ei ole paljoa muita kursseja, sillä tätä kurssia käydessä ei muille kursseille jää aikaa. 75% työskentelyajasta kuluu HDL-designerin kanssa manuaaliseen mikronysväämiseen jonka kunnollinen ohjelma osaisi tehdä automaattisesti.
Muuten harkat on ihan asiallisia ja opettavaisia. Ärsyttää vaan kun ajasta suurin osa menee sellaisen toiston tekemiseen, mikä normaalissa tietokoneohjelmassa kuuluisi tietokoneelle.

ES: Pihkura. Tavoite on tietty, että voisi keskittyä oleelliseen eikä ohjelman kanssa tappelemiseen. Tänä vuonna mietittiin, josko käytettäis esim. Quartusta. Sillä ei kuitenkaan voi kuvata hierarkiaa tai tilakoneita yhtä nätisti. Kokemus onneks helpottaa jotenkin alitajuntaisesti välttämään osan ongelmista. Huonoks onneks, tällaista tietoa assareiden on vaikea pukea sanoiksi ja siirtää seuraavalle sukupolvelle. Toivon mukaan lähiaikoina starttaava projektityö tuottaa käyttäjäystävällisemmän suunnittelutyökalun. Toistaikseksi pitää suhtautua hommaan zeniläisellä tyyneydellä ja huolehtia varmuuskopioinnista.
4 3 na na 2 hlöä
2 Tiedä siitä kuinka hyvin muut löytävät tehdyt virheet siinä vaiheessa kun modelsimi heittää hanskat tiskiin ja näytölle pamahtaa 100 riviä koodia joista yhdessä on nuoli ja tuumataan "your design doesn't work" mutta meikäläisellä tuottaa ainakin jossain määrin hankaluuksia. Jatkoa ajatellen henkilöt, jotka nuo testipenkit ovat tehneet voisivat liittää joitakin referenssejä mitä pitäisi tulla ulos, jottei virheiden etsintä ole silkkaa hakuammuntaa ja erilaisten variaatioiden kokeilua siinä toivossa josko jokin sattusi olemaan oikea.

ES: Stop the press! Nyt haluan ehdottomasti lisätietoja, suomeksi sanottuna oikeita esimerkkejä "mikä oli virheilmoitus ja mikä oli varsinainen vika". Olethan katsonut debug-turotiaalin?

AA: Testipenkin tarkoitus on tässä tapauksessa enemmänkin hyväksyä/hylätä suunnittelu palautusta varten; haluamme, että opiskelijat itse etsivät omista suunnitteluistaan omat virheensä, koska vain siten voi oppia. Virheiden etsimisessä ehdottoman tärkeää on ottaa simulaatioon mukaan tutkittavia signaaleja, mitä olen pyrkinyt korostamaan ohjeissa ja debuggausluennolla. Jostain syystä hirveän usein vaan monet ottavat simulaatioon pelkän inputin ja outputin, jos edes niitä. Eli: Tutkikaa ensin, mikä osa outputista on väärin. Asettakaa väylät simulaattorista Unsigned- tai Decimal-tyyppiseksi, jos ne ovat siten helpompia lukea/tarkistaa. Ja sitten: kaivakaa mukaan simulaatioon välisignaaleja tarkemmin ja tarkemmin, kunnes vian alkuperä löytyy. Järjestelmällinen eteneminen useimmiten nopeuttaa työtä huomattavasti.

ES: Hyvin usein sama virhe toistuu jokaisella kellojaksolla ja tietenkin kannattaa katsoa ensimmäinen virheilmoitus ekana. Tosin ajanhetkellä 0 ns saattaa tulla liuta valituksia tyyliin "X/U/Z/W in arithmetic". Ne ei juurikaan haittaa eikä niille ei yleensä voi mitään muuta kuin sanoa ".main clear".
Virheilmoituksissa on aina aikaleima ja siitä pääsee kätyevästi tuplaklikkaamalla oikeaan kohtaan aaltoikkunassa. Seuraavaksi tietenkin pitää katsoa mihin sisäänmenoarvoihin liittyy. Lohkon rakenteesta riippuen virheen aiheuttaneet sis.menot on asetettu esim. edellisellä kellojaksolla, 2 kellojaksoa aiemmin, 3 kellojaksoa aiemmin jne. Tämän jälkeen on pääteltävä mikä ulostulon pitäisi olla ja katsoa mitä se on. Jos ne ovat samat, pitää lukea tehtävä uudestaan ja ääritapauksessa tutkia mitä testipenkki olettaa ulostulon olevan.
Niin ja ottakaa niitä välisignaaleja näkyviin mielummin paljon kuin vähän. Näin pienissä jutuissa ei edes oo paha rasti tutkia niitä kaikkia.
na na na na na hlöä
4 Debuggaus tehtävä tuotti tuskaa eikä apuakaan oikein tuntunut assareilta irtoavan. Eniten aikaa vei kuitenkin HDL designerin kanssa tappelu ja täysin mystisien ongelmien selvittely. 4 3 3 1 2 hlöä
5 Hyödylliset tehtävät, mutta melko kauan sai taas vääntää. Oppimista kuitenkin tapahtui ainakin tuon ALU:n osalta. 3 0.6 0.6 na 1 hlöä
4 Muuten mainiot harkat, mutta HDL Designerilla tuo signaalien osiin jako on aivan kamalaa.

RU: Onhan kaikille komponentit 'N Bus Merge' ja N Way Splitter tuttuja, onhan? Näillä onnistuu väylien/signaalien jakaminen/kokoaminen hyvin helposti ja nopeasti. Ks esimerkki. Tässä on yksi 32-bittinen väylä jaettu niin että alimmat 20 bittiä menevät Z-ulostuloon, seuraavaksi alimmat 2b Y:n MSB:ksi, seuraava bitti W:hen, seuraavat 3b Y:n LSB:ksi ja loput (=6b) Q-ulostuloon. Viimeisen ulostulon leveyttä N Way Splitterissä ei edes tarvitse määritellä koska sinne tungetaan kaikki loput bitit. Lisäksi, jos leveysmäärittelyt tekee ja lähtee vetämään signaaleja/väyliä Splitteristä alkaen, tulevat väyläleveydet automaattisesti oikein eikä niitä tarvitse käsin säätää.
1 1 6.5 0.5 2 hlöä
4 Melkosesti kuluu tunteja harkkojen tekemiseen. 4 1 3 0.5 2 hlöä
4 Harkkojen tekoon kului turhan paljon kauan aikaa, mutta saatiin lopulta ne tehtyä. Painittiin Teht.2. miinus-signaalin kanssa, joka ei miellyttänyt testipenkkiä. Ongelma lopulta selvisi ja se johtui kiikkujen alustamattomuudesta. ps. Onko mahdollista saada paperiharkkojen vastauksia nettiin? 4 6 1 1 2 hlöä
4 Ihan kivat tehtävät mutta aikaa kului taas kyllä melkoinen määrä na 4 3 1 2 hlöä
4 Ihan kivat tehtävät mutta aikaa kului taas kyllä melkoinen määrä na 4 3 1 2 hlöä
6 Koska HDL designer on eräs maailman luotettavimmista, laadukkaimmista ja käyttäjäystävällisimmistä ohjelmista, niin se päätti tuhota jo kerran tehdyn ykköstehtävän minkä takia siihen käytetty aika on nyt tuplaantunut! Tuhoutuminen ilmeni siten, että HDL designer ilmoitti interfacestamme: "View does not exist" tai jotain vastaavaa. Harkat ovat mielestäni tuskallisen pitkäkestoisia. Ainakin itselläni on muutakin tekemistä elämässäni kuin katsoa miten tekemäni työt yksi toisensa jälkeen tuhoutuvat automaattisesti. Jatkamme muiden tehtävien tekemistä kunhan motivaatio taas palailee...

RU: Tulee varmaan vähän myöhässä mutta sanotaan nyt kuitenkin. Jos HDL Designerin kanssa tulee käsittämättömiä ongelmia kuten suunnittelujen katoamista tms., minulta voi tulla kysymään apua (Riku Uusikartano, TG312, 040 1981 351). Tämä 'tarjous' siis koskee kaikkia harjoitusryhmiä.

Mitä taas tulee suunnittelujen/näkymien katoamiseen niin HDL Designerin ei _pitäisi_ koskaan tuhota mitään. Ts. tiedostot ovat hyvin todennäköisesti vielä hakemistoissaan tallessa (ja siis täysin palautettavissa), mutta Project Manager vaan ei niitä osaa hakea. Yleensä näin käy jos käyttäjä ryssii jotain kuten esim. nimeää suunnittelun tai sen osan samannimiseksi jonkun jo olemassaolevan tiedoston kanssa tms. Lisäksi, _aina_ kun suunnittelu syntesoidaan, tulee syntesoidusta portti/primitiivitason VHDL-netlistasta oletusnäkymä eli Default View. Project Managerissa voi oman tuotoksen, oli se sitten skema, tilakaavio, totuustaulu tms. vaihtaa takaisin oletusnäkymäksi oikealla hiirennapilla aukeavasta valikosta 'Set Default View' valitsemalla.
4 na na na 2 hlöä
6 Hauskat harkat, kakkostehtävässä sai vähän säätää asetusten kanssa että sai Mealyn-koneen toimimaan mutta muuten ei isompia ongelmia. 1 2,5 1,5 1 2 hlöä
6 tehtävät ja tehtävien palautus edelleen yllättävän työlästä ja aikaavievää, vaikka palautuksen livenä voikin tehdä. 2 4 3,5 2 2 hlöä
6 Tehtävät olivat sopivan helppoja/haastavia, mutta taas tehtävässä 4 meni suurin osa ajasta HDL Designerin kanssa taistellessa. Tosin omaan piikkiin varmaan meni nuo taistelutkin, kun ei vaan osannut käyttää kyseistä softaa. 1,5 1,5 1 2,5 2 hlöä
6 Sopivan haastavat tehtävät na 2 1 2 2 hlöä
8 Kolmostehtävän tehtävänanto olisi voinut olla selkeämpi. Ack signaalin idea ei heti selvinnyt, mutta lopulta toteutus tilakoneella oli aika yksinkertainen. 1,5 1,5 2 1 2 hlöä
10 Miten kanapelin yhteydessä liitetään luokan näyttö lautaan? Tarjolla dvi-piuha, lauta omaa vga-portin... voi toki olla, ettei vaan tajuta jotain :) Kakkostehtävästä puuttuu kuva. Milloinkahan ilmestyybi?
ES: Luokassa on 1 kpl VGA-piuhoja ja 1 kpl PS/2-näppäimistöjä. Näytöissä on DVI:n lisäks VGA-sisäänmeno.
Kuvatkin ovat nyttemmin saatavilla.
0,75 na 0,398 na 2 hlöä
10 Laskin oli kiva nähdä toiminnassa ja kanapelistä sai sopivaa vaihtelua normiharkkatehtäviin. 1 na 1 1 2 hlöä
2 Ohjelman (HDL designer) käyttörajapinta on ainakin aluksi varsin kankea. Tehtävät olivat opettavaisia ja käytännönläheisiä. Kuluneeseen aikaan vaikutti ehkä eniten ohjelman käytön opettelu kaikkine temppuineen, joilla ohjelman asettamista ansoista selvisi :) 2 1 hlöä
4 na 4 8 0.5 1 hlöä
2 Aika paljonhan tähän aikaa kului... 3 5 5 na 2 hlöä
10 Palaute koskee harkkoja yleisesti. PC-harkat olivat mielenkiintoisia ja oli kiva nähdä oman värkkeen toimivan laudalla. Harkat olivat työläitä, mutta palkitsevia. Aikaa yhtä tehtävää kohden kului n. 0,5 - 2h, mutta usien kuitenkin lähemmäs kahta tuntia. HDL-designeri on kyllä melko hajottava softa välillä, mutta kaikkeen tottuu. Ehkä joku knowledge base tai FAQ yleisemmistä ongelmista ja niiden ratkaisuista voisi olla kätevä. Se voisi sisältää ohjeita erilaisiin ongelmatilanteisiin esim. jos hdl-designer ei näytäkkään kaikkia komponentteja kirjastosta, niin paina F5, niin se lataa ne uudestaan ja yleensä sillon toimii. Se voisi olla vaikka wiki tyylinen ja hyväksyttyjen ohjeiden kirjoittelusta voisi opiskelijoille jakaa vaikka bonuspisteitä tenttiin tai keksiä jotain muuta kannustinta. Tietovuoto on aika suurta, sillä juuri kun kurssillinen opiskelijoita on tottunut tulemaan toimeen hdl-designerin pitkittyneen uhmaiän kanssa, kurssi loppuu ja tilalle vaihtuu uudet opiskelijat. Itse olisin ainakin voinut naputella muutaman neuvon, jos tuollainen kanta olisi. Tällainen aineeton yksityiskohtainen tieto on hankalaa opettaa luennoilla ja assareilta tai saman ongelman kanssa painineilta saikin parhaat vinkit ongelmiin. En kuitenkaan osaa arvioida olisiko kanta hyödyiltään sen vaatiman työn arvoista. Kyseessä on kuitenkin vain yksi kurssi. Toisaalta suuri osa ajasta meni hdl-designerin kanssa taistelemiseen. na na na na 2 hlöä
7 xAoCRD <a href="http://ykbgerzlrenu.com/">ykbgerzlrenu</a>, [url=http://pghburvfgerj.com/]pghburvfgerj[/url], [link=http://saqdtkwavdit.com/]saqdtkwavdit[/link], http://hfyspdjnciht.com/ http://unmexwiwbknn.com/ http://unmexwiwbknn.com/ USA http://unmexwiwbknn.com/ dswkpnrdqw hlöä
7 wSvbc8 <a href="http://tkgtdzzoncsh.com/">tkgtdzzoncsh</a>, [url=http://kgfmgpkmryhs.com/]kgfmgpkmryhs[/url], [link=http://nikvzcwnowok.com/]nikvzcwnowok[/link], http://vinntjotvybh.com/ http://mlualyfiitpz.com/ http://mlualyfiitpz.com/ USA http://mlualyfiitpz.com/ bqfczwyanyy hlöä
7 G9JaNs <a href="http://cszsvylcghxz.com/">cszsvylcghxz</a>, [url=http://quxqtvbebwmh.com/]quxqtvbebwmh[/url], [link=http://wztnxfoqmzzu.com/]wztnxfoqmzzu[/link], http://ahsnflliufft.com/ http://upfpltmsvyua.com/ http://upfpltmsvyua.com/ USA http://upfpltmsvyua.com/ wlqnqk hlöä
1 Kolmostehtävä oli vähä haastava, ku joutui miettii, että miten se nyt toimikaan. Kakkostehtävässä kesti hetken, ku tajus miten ohjelma käyttäytyy. ei tosiaan liian pitkään kuitenkaan. 0,2 0,5 0,5 0,5 1 hlöä
7 h4rnZD <a href="http://jnzotyhyvjpr.com/">jnzotyhyvjpr</a>, [url=http://wgjtadxgqsaj.com/]wgjtadxgqsaj[/url], [link=http://fuarlswgnksu.com/]fuarlswgnksu[/link], http://nzefshhqrzqx.com/ http://rvxtxugrksht.com/ http://rvxtxugrksht.com/ USA http://rvxtxugrksht.com/ mnwggqsetw hlöä
4 na 2 3 2 1 2 hlöä
4 19HJNF <a href="http://kaalvixhrzzv.com/">kaalvixhrzzv</a>, [url=http://ufaomxjhuhul.com/]ufaomxjhuhul[/url], [link=http://alyignokbyvz.com/]alyignokbyvz[/link], http://hmbgksgjiljc.com/ http://blodxibgpnkq.com/ http://blodxibgpnkq.com/ USA http://blodxibgpnkq.com/ vucfwrdhgfn hlöä